Nature Electronics ：克服传统限制，2D/3D InSe/Si异质隧道三极管新进展！

半导体

2022-11-03

10月27日，《Nature Electronics》报道了一项基于 2D/3D InSe/Si 的异质隧道三极管的研究。此项研究由宾夕法尼亚大学、中科院上海技术物理研究所、美国国家标准与技术研究院和美国空军研究实验室合作开展。

研究背景

功耗是现代高度规模化纳米电子的核心问题。单带传输的热离子器件由于亚阈值斜率（SS，Subthreshold Slope）的基本限制，例如在金属氧化物半导体场效应晶体管 （MOSFET）中，其在功耗和电源电压的进一步缩放受到阻碍，并且基于MOSFET 电路中功率密度和耗散也会增加。理想MOSFET在室温下的 SS 限制为 ，其中k_B是玻尔兹曼常数，q是基元电荷，T是温度。这是由于金属-半导体接触处载流子注入的热特性，这对每个开关周期的功耗设置了下限。隧道场效应晶体管（TFET，Tunnel Field-Effect Transistors）可以潜在地克服这一限制，因为其工作原理是基于带隙隧穿（BTBT，Band-To-Band Tunneling）而不是热离子发射。然而，TFET 在低于 60 mV decade⁻¹ 运行时具有低导通电流密度和低开/关比的问题。

2D半导体为 TFET 器件设计提供了新的机遇，它们的原子级厚度使得强静电控制成为可能。这种静电控制降低了 TFET 的 SS，并可以通过最大化导通电流密度得以提高开/关比。此外，二维范德华材料表面没有悬键，因此它们很容易地嵌入金属栅极和薄电介质之间，实现强静电调制。但是，与具有完善掺杂方案的 3D材料不同， 2D 材料中稳定和互补掺杂的问题仍然难以克服。因此，结合 2D与 3D 半导体是一种发展TFET 架构潜在且有价值的方法。

主要研究内容

研究者们制作了基于由 n 型 2D InSe 和 p 型重掺杂 (p⁺⁺) 的3D Si 形成的范德华异质结构的栅极可调异质隧道三极管（HJ-TT，Heterojunction Tunnel Triodes）。该器件克服了传统 MOSFET 的热离子限制，在四个数量级的漏极电流内提供 6.4  mV  decade⁻¹ 的最小 SS 和 34  mV  decade⁻¹ 的平均 SS 。它们还表现出 I_p-Si = 0.3  µA  µm^–1 的大导通电流密度（漏极偏压为 V_p-Si = −1 V时）。

器件制作和构筑

首先，在 SiO₂/p⁺⁺Si 衬底表面蚀刻方形窗口，以暴露下部 p++Si 层。然后，将机械剥离的数层厚度的 2D InSe 薄片转移到暴露的表面上（图 1）。InSe 和 p⁺⁺Si之间的超薄非晶 SiO_x具有高导电性，器件的横向电阻仅为 ~25  Ω。并且，这些氧化硅可以通过氢气处理还原。

图1  2D/3D 隧道三极管的结构和表征。（a）n-InSe^/p++Si 2D/3D HJ-TT 的示意图，其中 3D p⁺⁺Si、2D n-InSe、AlO_x 栅极电介质和 Ti/Au 金属电极垂直堆叠在一起；（b）2D/3D HJ-TT 和顶栅n-InSe MOSFET 的光学显微照片，比例尺为10  µm；（c）n-InSe/p⁺⁺Si HJ-TT横截面结构的明场 STEM 图像，比例尺为10  nm；（d）二维 InSe 的层状晶体结构，比例尺为5 nm；（e）介于 2D InSe 和单晶 3D p++Si 之间的 2nm 厚的非晶原生 SiO_x，比例尺为2 nm；（f）原子分辨率的 HAADF-STEM 图像与投影原子模型，比例尺为1 nm。

器件性能

该器件在最小 SS 值（6.4  mV  decade^–1）的电流开/关比为 10⁶，并在 V_p-Si = −1 V时具有 I_p-Si  =  0.3  µA µm^–1的通态电流密度（图 2a）。将图 2a中 −6.00 V到−5.82  V的传输特性放大（V_p-Si = −1 V），如图 2b所示，可以发现仅仅 180 mV 的栅极电压变化将输出电流调制超过五个数量级。此外，与漏极电流相比，栅极漏电流的大小可以忽略不计。因此，I_gate仅会引起关态电流非常小的波动，并对亚阈值或阈值以上区域的信号几乎没有影响。图 2c 表明六个 InSe/Si 器件的SS 均低于 60  mV  decade^–1。为了进一步说明 2D/3D HJ-TT 中的载流子传输，研究者们进行了 Sentaurus计算机辅助设计技术（TCAD，Technology Computer-Aided Design）模拟。模拟的 I_p-Si-V_G 特性曲线与实验结果相近，平均 SS 小于 10  mV  decade^–1，电流开/关比高达 10⁹（图 2d，e）。如图 2f 显示了TCAD 模拟的电场轮廓和电子密度图。

图2  InSe/Si 2D/3D HJTT 的室温电学特性。（a）InSe/p⁺⁺Si HJ-TTs 在室温下的I_p-Si-V_G 传输特性，V_p-Si= −0.5 V（黑色）和 V_p-Si = −1.0 V（红色）图（绿线表示的栅极漏电流）；（b） V_p-Si = –1 V 时（a）VG从 −6.00 V到−5.82  V的传输特性；（c） SS 与六个代表性 InSe/Si HJ-TT 器件的输出电流 I_p-Si 的关系；（d）TCAD 模拟预测的 InSe/Si HJ-TT 传输特性；（e）TCAD 模拟 InSe/Si HJ-TT 的 SS 与输出电流 I_p-Si；（f）TCAD 模拟的跨 InSe/Si HJ-TTs 在开 (i) 和关 (iii) 状态下的电场轮廓，模拟 InSe/Si HJTT 在开 (ii) 和关 (iv) 状态下的电子密度分布，比例尺为2.5  nm。

电荷传输机制

根据平衡能带图和电子亲和能（2D InSe，4.60 eV；3D Si，4.01 eV）以及载流子浓度，InSe/Si 形成具有 0.59 eV 价带偏移的 II 型异质结。为了进一步评估 InSe/Si HJ-TT 的电学特性，研究者对图 1b 中在同一 InSe 晶体上制造的控制 MOSFET 和 InSe/Si HJ-TT 进行比较。在控制 InSe MOSFET 和 InSe/Si 2D/3D HJ-TTs 器件之间有三个明显的差异：一、InSe MOSFET 的电流密度高于 InSe/Si HJ-TTs；二、对于相同的氧化层厚度，InSe MOSFET的平均 SS 要高三倍以上（图 3a，b）；三、 InSe MOSFET 具有线性输出特性，而 InSe/Si HJ-TT具有栅极可调整流比的整流输出（图 3c，d）。这些差异进一步表明InSe/Si HJ-TT 确实具有不同的电荷传输机制，即 BTBT。为了进一步了解 InSe/Si HJ-TT 中的整流 I_p-Si-V_p-Si特性，Sentaurus TCAD 再次用于系统地研究输出特性（图 3e）、能带图（图 3f）和 相应的传输特性（图 3g）。

图3  InSe/Si 2D/3D HJTT、控制 2D InSe MOSFET 和 TCAD 模拟器件的室温电学特性。（a）InSe MOSFET 和InSe/Si HJ-TT 的I_DS-V_G 传输特性的比较；（b）InSe/Si HJ-TT 与控制InSe MOSFET亚阈值斜率的比较；（c）控制 InSe MOSFET 的线性 I_DS-V_DS 输出特性；（d）InSe/Si HJ-TT 的I_p-Si-V_p-Si的对数输出特性；（e）TCAD 模拟的 InSe/Si HJ-TT 的 I_p-Si-V_p-Si输出特性；（f，g）TCAD 模拟的 InSe/Si 能带结构和各种 V_p-Si 和 V_G 值对应的 I_p-Si-V_G 转移特性曲线。

为了进一步证明 InSe MOSFET 和 InSe/Si HJ-TT 的电荷传输机制之间的差异，研究者们进行了与温度相关的电学表征（图 4）。BTBT 的阈值电压似乎随着温度的降低而明显向右移动（图 4a）。此外，痛态电流平台的幅度也随着温度的降低而降低。这表明器件的传输机制是复杂的，并且随着栅极电压/二维 InSe 中费米能级的位置而变化。从 Arrhenius 曲线（图 4b）中可以看出，亚阈值区域的激活能为 0.2  eV。此外，随着栅极电压从 −5.36 变为 −4.00  V，该活化能从 0.20 变为 0.05  eV，这表明对于高掺杂密度（V_G  =  −4.00  V），传输对温度的依赖性很小。众所周知，对于传统 MOSFET 中的热离子传输， SS 线性地取决于温度。然而，如图 4c所示，研究者发现InSe/Si HJ-TT的SS几乎与温度无关，并与 InSe MOSFET 形成鲜明对比。这有力表明 BTBT 机制主导了在 InSe/Si HJ-TT 陡峭的SS 范围内的传输。

图4  InSe/Si 2D/3D HJ-TTs 的温度相关电学特性。（a）温度相关的 I_p-Si-V_G 传输特性；（b）不同栅极电压下漏极电流与 1,000/T的 Arrhenius 曲线；（c）InSe/Si 2D/3D HJ-TT 和 InSe 控制 MOSFET 的亚阈值摆幅随温度的变化曲线。

性能比较

研究者们将本研究中制作的器件与已报道的器件进行了性能比较，聚焦于三个重要指标：一、SS 与漏极电流密度的关系；二、SS  =  60  mV  decade^–1 时漏极电流与平均 SS 的关系；三、 SS  =  60 mV  decade^–1 时的电流与低于 60  mV  decade^–1 区域时关态电流的关系。图 5a清楚地表明， InSe/Si HJ-TTs 具有小 SS和高 I₆₀（SS  = 60 mV  decade^–1 时），并且电流密度比 MoS₂/Ge TFET 大两个数量级以上。尽管一些同质结和异质结器件显示出稍优的 SS 平均值（图 5b）或 I₆₀/I_off（图 5c），但 InSe/Si 异质结构在与硅技术集成和合适带隙的全固态器件方面仍然表现出显著优势。

图5  InSe/Si 2D/3D HJ-TT 与报道的亚热离子同质结和异质结 TFET 以及 NC-FET 的性能比较。（a）各种亚热离子 FET 的亚阈值摆幅与漏极电流的函数关系；（b）平均 SS 与漏极电流的关系；（c）各种亚热离子器件的I₆₀/I_off。

结论

研究者们报道了基于2D/3D InSe/Si的 BTBT HJ-TT。由于 2D InSe 的原子级厚度和 3D Si 中的固定掺杂分布，能带可以通过电容耦合栅极有效调制，从而实现能带强调制对齐，进而产生直接 BTBT。由此产生的 HJ-TT 在室温下四个数量级漏极电流范围内表现出 6.4 mV decade^–1 的最小 SS 和34.0 mV decade^–1 平均 SS。在 V_p-Si  =  −1  V 时，这些器件还具有高达 10⁶ 的高电流开/关比和 0.3  µA µm^–1的通态电流密度。结果表明，2D/3D 集成是实现超低功耗和高度集成逻辑开关的有效途径。

参考文献：

Heterojunction tunnel triodes based on two-dimensional metal selenide and three-dimensional silicon, Nature Electronics (2022).