复旦这个团队，2025年已发3篇Nature！2026年，最新成果登上Nature Materials

米测MeLab

2026-01-14

特别说明：本文由米测技术中心原创撰写，旨在分享相关科研知识。因学识有限，难免有所疏漏和错误，请读者批判性阅读，也恳请大方之家批评指正。

编辑丨风云

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研究背景

微电子工艺中，金属-氧化物-半导体场效应晶体管（FET）的持续微缩受限于短沟道效应（SCEs）。

关键问题

目前，二维半导体的应用主要存在以下问题：

1、二维材料表面惰性导致集成困难

二维材料表面缺乏悬挂键，使得传统的原子层沉积（ALD）工艺难以在其表面均匀成核，容易产生针孔或不连续的氧化膜。

2、传统集成方案难以兼顾厚度与性能

现有的晶种层法、转移法或原位氧化法，要么会造成沟道损伤，要么产生的等效氧化层厚度（EOT）过大（>0.8 nm），且难以实现晶圆级的均匀性。

新思路

有鉴于此，复旦大学刘春森和周鹏等人展示了一种从MoS₂转变而来的晶圆级单层MoO₃，它可以与原子级薄半导体无缝集成。其原子级平整的表面和Mo⁶⁺的强电负性进一步实现了高k介电层的均匀沉积。利用 0.96 nm CET的MoO₃/HfO₂作为介电层，顶栅p型（n 型）二维晶体管显示出6.5×10⁶(3.2×10⁸)的高开关比和 60.8 (63.1) mV/dec 的陡峭亚阈值摆幅。对 1,024 个器件阵列的统计分析实现了 92.2% 的高良率。此外，当单层MoO₃用作顶栅介电层且 CET 极限缩减至 0.64 nm 时，栅极漏电流在整个偏置范围内均符合低功耗极限标准（1.5×10^-2Acm^-2）。该研究为在二维材料上集成超低 CET 介电层提供了一种可扩展的方法，标志着其未来工业部署的关键一步。

技术方案：

1、实现了晶圆级单层高κ介电层集成

研究团队将4英寸单层MoS₂转化为MoO₃，实现了均匀转化，增强了与ALD前驱体结合，形成了平整亲水界面，解决了介电层沉积不均问题。

2、展示了超低CET介电集成的高良率

研究人员制造了1024个MIM器件阵列，验证了MoO₃/HfO₂叠层介电层的电容性能，CET降至0.96 nm，满足2纳米节点要求，良率达92.2%。

3、集成了具有0.96 nm CET介电层的顶栅二维晶体管

研究团队将0.96 nm CET的MoO₃/HfO₂叠层集成到WSe₂和MoS₂晶体管中，晶体管表现出优异的静电控制能力，低亚阈值摆幅接近理论极限，界面质量高，漏电流低，适合高性能逻辑计算应用。

4、展示了极限缩减至0.64 nm CET 

将单层MoO₂作为介电层，CET压缩至0.64 nm，晶体管仍保持高开关比和低漏电流，亚阈值摆幅优异，展示了MoO₂在二维材料集成中的独特优势。

技术优势：

1、开发了晶圆级单层MoO₃转换技术

通过氧等离子体将 4 英寸MoS₂均匀转化为单层MoO₃，为高k介电层提供了原子级平整且具有高电负性（Mo⁶⁺）的集成模板。

2、实现了超低CET与高良率的突破

研究成功制备出CET为 0.96 nm 甚至 0.64 nm 的介电层，且在大规模器件阵列(1024 个)中实现了高达92.2%的良率，性能接近热力学极限。

技术细节

晶圆级单层高κ介电层集成

研究团队提出了一种利用氧等离子体将4英寸晶圆级单层 MoS₂转化为单层 MoO₃的策略。通过表征发现，转化后的MoO₃膜在4英寸范围内具有极高的均匀性，Raman 光谱显示MoS₂的特征峰完全消失，证明了转化的彻底性。关键发现在于，Mo⁶⁺的强电负性增强了其与ALD 前驱体的结合能力，使得后续沉积的高κ介电层(如HfO₂)能够极其均匀且连续地生长。TEM 图像显示，单层MoO₃物理厚度约为 1.34 nm，展现出原子级平整的表面，并与二维沟道材料形成了无明显间隙的“类原生"界面。此外，转化后的薄膜表面变得更加亲水(接触角从 72°降至 45°)，为 ALD 工艺提供了充足的成核位点。这种方法有效解决了二维材料表面因缺乏悬挂键而导致介电层沉积不均的问题，为实现晶圆级的高性能介电集成奠定了物理基础。

图  单层MoO₃介质的圆片级氧化

超低CET介电集成的高良率展示

为了验证该技术的工业化潜力，研究人员制造了包含1,024个金属-绝缘体-金属(MIM)器件的阵列。通过C-V 测量，证明了 MoO₃/HfO₂叠层介电层的电容性能，当HfO₂厚度缩减至1.67 nm 时，总叠层的 CET 成功降低至 0.96 nm，这满足了 IRDS 对2纳米节点的指标要求。在统计分析中，该 0.96 nm CET的介电层在栅极极限标准下实现了92.2% 的高良率，即使在严苛的低功耗极限标准下，良率也达到81.3%。击穿场测试显示，绝大部分器件的击穿场均高于8MVcm，且在6.95 MVcm的电场下预计可稳定运行10年。这种卓越的均匀性和鲁棒性归功于MoO₃模板的原子级平整度，它确保了超薄 HfO₂能够以极低的针孔密度覆盖在大面积区域上，克服了超薄介电层容易发生早期失效的瓶颈。

图  MoO₃/HfO₂的介电性能和成品率证明

具有0.96 nm CET介电层的顶栅二维晶体管

研究团队进一步将 0.96 nm CET的 MoO₃/HfO₂叠层集成到 WSe₂(p型)和MoS₂(n 型)顶栅晶体管中。实验结果显示，这些晶体管表现出优异的静电控制能力，开关比分别达到6.5 x10⁶ 和 3.2 x10⁸。最令人印象深刻的是，其亚阈值摆幅(SS)分别达到了 60.8 和63.1mV/dec，极度接近300K下60 mV/dec 的理论极限。低 SS 值和较低的界面态密度(D_it约为 10₁₁ 至 10₁₂ cm_-2eV_-1级)表明沟道与介电层之间形成了高质量的界面  。此外，即使在高度缩减的 0.96 nm CET 下，栅极漏电流在 -0.9V偏置下仍能抑制在1pA 以下。这些性能指标充分证明了 MoO₃/HfO₂介电叠层在保持超低厚度的同时，依然能够提供强大的栅极驱动能力和极低的漏电功耗，非常适合未来的高性能逻辑计算应用。

图  具有MoO₃/HfO₂电介质叠层作为栅极电介质的WSe₂和MoS₂顶栅晶体管

极限缩减至0.64 nm CET 的展示

最后，研究者探索了仅使用单层MoO₃作为介电层的极限缩减情况。在这种配置下，介电层的CET被进一步压缩至0.64 nm，这是目前报道的最薄水平之一。C-V 测量一致显示其平均 CET 为 0.64 nm。尽管物理厚度仅为 1.34 nm，但其制备的WSe₂和MoS₂顶栅晶体管仍能维持10⁴以上的开关比，满足逻辑应用的基本需求。更关键的是，其栅极漏电流在整个操作电压范围内均低于1.5×10^-2A cm^-2的IRDS 低功耗极限标准。SS值依然保持在61.4和63.4 mV/dec的高水平。这一成果展示了MoO₃作为原生氧化物在二维材料集成中的独特优势：它不仅能提供超高的电容密度，还能通过高质量的界面有效抑制电荷隧穿。这项工作为二维半导体进入“亚 1 纳米 CET”时代提供了切实可行的路径。

图  单层MoO₃的C-V特性以及以单层MoO₃作为栅介质的WSe₂和MoS₂顶栅晶体管的电学特性

展望

本文成功开发了一种可扩展的晶圆级二维介电集成策略，通过将MoS₂转化为单层MoO₃，实现了具有超低CET（0.96 nm 和 0.64 nm）且高良率的顶栅二维晶体管。该方法解决了二维材料界面集成难、良率低的工业痛点，性能接近热力学极限，符合2纳米以下先进集成电路节点的要求，为纳米电子器件的性能突破提供了重要支撑。

参考文献：

Shen, Z., Wu, H., Liu, C. et al. Wafer-scale monolayer dielectric integration on atomically thin semiconductors. Nat. Mater. (2026). 

https://doi.org/10.1038/s41563-025-02445-x